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共同開發採用設計今天宣佈與NEC公司共同開發採用4設計奈米工藝技設計公司術的40奈米CMOS平台技術。新平台用於生產系統晶片以滿CIS設計足功率關鍵型的行動應用，它消耗的功平面設計率不到65奈米大型積體電路的一半。該公司還宣佈，包裝設計預計將於2008年第四季部署該技術用設計於樣品生產，2009設計年第二季進行量產。這種新平台品牌設計是今天在加州舊金山舉行的國際電網頁設計子元件會議（IEDM）上推出的。先進的行動應用需要設計更小的晶片尺寸和更低的功耗。雖然工藝升級是滿足設計公司需求的一個解決台技術實現新的啟動序列。雙重閃光燈退火工藝提高了PMOS和NMOS性能。在注入過程中給鍺摻雜氮離子能儘量減少溝道區的雜質濃度，有助於提高電晶體的性能。含鉿絕緣體增加了閾值電壓，且使得溝道雜質的濃度不會過高，從而改善了驅動電流。DFM技術的應用大幅縮小了線路尺寸，同時減少了刻蝕缺陷。東芝公司將進一步加強低功耗技術的開發，以滿足更先進的次世代產品需求。免責聲明：本公告之原文版本乃官方授權版本。譯文僅供方便瞭解之用，煩請參照原文，原文版本乃唯一具法律效力之版本。聯絡方式：東芝公司企業傳播部國際